wen 17 Verification: Wrting Testbenches&CS450
Tb/clock
这题要求给dut模块一个时钟。
module top_module ( );
reg clk;
always #5 clk=~clk;
initial begin
clk = 0;
end
dut u0(clk);
endmodule
这题要求给dut模块一个时钟。
module top_module ( );
reg clk;
always #5 clk=~clk;
initial begin
clk = 0;
end
dut u0(clk);
endmodule
